当光刻机遇到天花板
当"造更小"受限，产业会往哪里挤？
上一篇我们拆了"自给率"的多口径拼图，其中一个结论是：中国半导体在产能扩张上势头强劲，但在先进前道节点上仍面临明确的物理约束。这篇我们想接着往下聊——当"造更小"这条路暂时被收窄，产业会把创新重心转移到哪里？
先看清"边界条件"到底是什么。
Yole的报告给了一组数据：中国本土代工目前最先进的前道产能停留在约N7节点，靠同一次光刻反复曝光多次来弥补精度不足（Multi-patterning），与全球领先水平相差大约2–3个节点，晶体管密度大约只有领先水平的一半。EUV光刻的缺失，是这个差距最直接的物理原因。
但一个值得注意的角度是：这不是"失败叙事"，而是一个"边界条件"。
"失败叙事"长什么样？行业里最常见的那类判断——"卡脖子""断供""差距还在拉大"——它们把前道的困境框定成了一种"追赶不及"的叙事。这种叙事有事实基础，但它容易让人忽略另一面：在边界之内，仍然有大量工程优化的空间。就像建筑设计必须在给定的土地形状和承重限制内找最优解，中国半导体在当前阶段面对的，是一个由政策和设备供应共同划定的"工程可行域"。问题不在"为什么不能立刻突破"，而在"在这个可行域内，能做什么"。
边界之外，还有一个全球性的背景
即使不受出口管制的影响，单纯依赖"把晶体管做小"的经济回报也已经明显衰减。从N7推进到N3，成本涨到2.2倍1，密度提升却不到两倍——
投入翻倍，换回来的性能增量不到一倍。这个不对称，才是全球都在找新出路的真正原因。
设计复杂度、掩模成本、良率爬坡周期都在同步攀升，每往前推一个节点，投入的增量越来越大，换回来的性能增量越来越小。
这不是中国独有的困境，而是整个行业共同面对的现实。全球都在被迫寻找新的算力增长曲线。只不过中国的寻找路径，多了一层边界条件的约束。
竞争外溢的两条路
在这种双重约束下，一个有意思的命题浮现出来：当"单点突破"的空间收窄，竞争会不会自然地向两个方向外溢？
第一条路：系统级补偿
既然单个晶体管的密度暂时受限，那就用更大的芯片面积、更多的芯片数量、更快的集群互联来弥补。用面积换性能，用系统工程的复杂度换单点工艺的不足。华为昇腾生态的集群化思路，某种意义上就是这个逻辑——不追求单芯片的极致，而是追求多芯片协同的算力聚合。
第二条路：互连与封装级补偿
当晶体管密度的提升放缓，缩短芯片之间的通信距离、提高互连带宽就成了另一个有效的杠杆。更高密度的RDL、更短的电气路径、更紧耦合的存储-逻辑集成——这些本质上都是在"封装层面"做性能优化，而不是在前道层等节点突破。Chiplet架构、2.5D/3D堆叠、共封装光学（CPO），都是沿着这条路径在演进。
两条路并不互斥，甚至互为补充：系统级补偿解决的是"算力总量"，互连级补偿解决的是"算力效率"。
理解了这个逻辑，就不难理解为什么近年来国内头部企业会把大量资源投向昇腾生态链、HBM堆叠与接口、CPO光电协同等领域。不是因为它们"放弃了前道"，恰恰相反——它们是在给定的工程可行域里，寻找能撬动最大性能提升的杠杆。这是一种务实的工程选择。
当然，没有一条路是免费的午餐。系统级补偿意味着更高的整体功耗和更大的物理占地面积；互连级补偿则对封装工艺提出了极高要求——在比指甲盖还小的面积上，把多颗芯片对位到微米级甚至亚微米级，任何一颗偏移超出容差，都可能严重影响整组性能甚至导致失效。精度、可靠性、量产一致性，每一个都是产线每天要"咬人"的变量。这正是下一篇要展开的话题。
杠杆落地，最吃力的地方在哪？
如果说前道的天花板是一条"硬约束"，那么系统级和互连级的补偿就是在这个约束下寻找"软杠杆"。但杠杆的另一端，终究要落在实实在在的制造能力上。
那这条杠杆落地时，最吃力的地方在哪？——很可能不在设计图纸上，而在后道产线的贴装、对位、应力管理与量产一致性之中。
下一篇，我们走进产线，看看当Chiplet、2.5D/3D、超大尺寸Die这些概念变成每天要面对的工艺问题时，真正的挑战到底是什么。
1 数据来源：Yole Group《China Semiconductor Industry 2025》
ACCURACY · 艾科瑞思
从装备视角，看半导体产业真实面貌
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图源：Yole《High-End Performance Packaging 2025》
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